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| 北京华视奇半导体有限公司 |
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| 数字前端设计工程师（Digital FE Design Engineer） |
北京华视奇半导体有限公司
公司规模：50-100人
公司性质：外商独资
公司行业：电子.微电子
  | 职位性质：全职 | 发布日期：2008-05-20 | 截止日期：2008-12-31 | | 工作经验：2年及以上 | 学历要求：本科 | 招聘人数：5人 | | 职位月薪：面议 | | | 工作地点：北京 |
职责：负责面向SoC应用的CPU核及其周边模块的前端电路设计、功能与时序验证、可测性设计；
配合后端设计工程师实现数字模块的时序收敛与功耗收敛。
Duties: Responsible for front-end design, functional and timing verification,
and testing design of CPU core and peripherals for SoC application.
A candidate needs to coordinate with back-end design engineers toward
a closure of digital module’s timing and power convergence. |
要求：
（1） 电子工程或计算机专业本科以上学历；
（2） 熟悉前端设计的整个开发流程及相关EDA工具
（Simulation、Synthesis 和Timing Analysis）；熟练掌握Verilog等设计语言；有较强的系统设计和数字逻辑电路设计能力。
（3）熟悉通用微处理器体系结构及其验证环境，有RISC CPU、LCD Controller等设计经验者优先考虑，（5）具有较强的、理解能力和协作能力。
Requirements:
(1) BS of electronic engineering ,computer science, or above ;
(2)Familiar with front-end design flow and EDA tools (relating tosimulation,synthesis and timing analysis);
Skillfully use Verilog hardware description language;Have strong ability of system
and digital logic design;
(3) Familiar with the architecture of universal micro processor as well as its
verification environment, the candidate who has design experience of RISC CPU or LCD
controller will be given priority;
(4)Good understanding and cooperation spirit.
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